11.01.2012
Компания "ЭФО", официальный дистрибьютор Altera в России, объявляет о расширении номенклатуры доступных для заказов микросхем Altera, выпускаемых по технологии 28 нанометров. Подробнее

10.01.2012
Продлена регистрация в специальной программе по продукции Altera. Зарегистрируйтесь до 15 февраля и получите купон на скидку до 50% на средства проектирования, отладочные платы и мегафункции (IP-Cores). Подробнее

29.12.2011

Для САПР Quartus II v11.1 выпущен Service Pack 1.
В Quartus II v11.1 Service Pack 1 добавлена предварительная поддержка ПЛИС семейств Cyclone V, Arria V и Stratix V:

Для этих микросхем стала доступна компиляция проекта (но без получения файла для конфигурирования ПЛИС), а также моделирование проекта и его временной анализ.

02.11.2011
Анонсированы новые семейства реконфигурируемых систем на кристалле SoC FPGA - Arria V SoC и Cyclone V SoC.
Микросхемы этих семейств содержат матрицы конфигурируемой логики, аналогичные ПЛИС Arria V и Cyclone V соответственно. Помимо этого, системы на кристалле содержат аппаратный процессорный блок, 64 килобайта встроенного ОЗУ, контроллер внешней памяти с возможность коррекции ошибок, и высокоскоростную системную шину, соединяющую все компоненты системы на кристалле. Микросхемы Arria V SoC и Cyclone V SoC будут выпускаться по технологии 28 нм.
Матрицы программируемой логики содержат до 460 тысяч (для Arria V SoC) и до 110 тысяч (для Cyclone V SoC) эквивалентных логических элементов, DSP-блоки переменной точности, встроенные высокоскоростные трансиверы, аппаратный контроллер PCI Express, и до трех аппаратных контроллеров внешней динамической памяти. Аппаратный процессорный блок содержит два процессорных ядра ARM Cortex A9 c тактовой частотой 800 МГц. Каждое процессорное ядро имеет встроенный сопроцессор с поддержкой вычислений с плавающей точкой, мультимедийный блок NEON и кэш-память первого уровня. Кэш-память второго уровня является общей для обоих процессорных ядер. Процессорный блок содержит богатый набор периферийных устройств (Ethernet, USB, SPI, I2C,CAN, UART и др.). Пиковая производительность процессорного блока составляет 4000 DMIPS при энергопотреблении не более 1,8 Ватта. Электропитание процессорного блока и матрицы программируемой логики осуществляется независимо друг от друга. При необходимости, в процессе работы матрица программируемой логики может быть обесточена. Загрузка системы на кристалле может осуществляться в любом порядке:

• первым стартует процессорный блок, и под его управлением происходит конфигурирование матрицы программируемой логики;
• первой конфигурируется матрица программируемой логики, и под ее управлением осуществляется загрузка исполняемого кода процессорного блока.

19.09.2011
Анонсирован новый отладочный набор Stratix V Signal Integrity Development Kit.
Данный отладочный набор является первым в мире отладочным набором для микросхем программируемой логики, выпускаемых по технологии 28 нм.
Stratix V Signal Integrity Development Kit предназначен для исследования вопросов реализации высокоскоростных последовательных протоколов с использованием встроенных трансиверов нового семейства ПЛИС Stratix V. Встроенные трансиверы поддерживают следующие протоколы: PCI Express Gen1/Gen2/Gen3, Serial RapidIO, Gigabit Ethernet, 10GbEthernet, 10GBASE-KR ,10GbE XAUI, CEI-6G, CEI-11G, HD-SDI, Interlaken и Fiber Channel, со скоростями передачи данных от 600 Мб/с до 12,5 Гб/с.
На отладочной плате набора Stratix V Signal Integrity Development Kit разведено двадцать восемь полнодуплексных трансиверных каналов:

• семь каналов выведены на коаксиальные разъемы:
  • один канал представляет собой короткую связь, выполненную в виде микрополосковой линии;
  • шесть каналов реализованы в виде полосковых линий с выровненными длинами.
• двадцать один канал выведен на высокоскоростные разъемы:
  • семь каналов на разъем семейства Impact фирмы Molex;
  • семь каналов на разъем семейства XCede фирмы Amphenol;
  • семь каналов на разъем семейства Strada Whisper фирмы Tyco (данный разъем на отладочной плате не установлен, предусмотрено только посадочное место).